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2.“芯”技术分享 | 智多晶PLL IP动态相位调整
3.fpga 外部IO口可以作为外部时钟的输入吗？

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       FPGA实现UDP通信，资源占用少且稳定，提供2套工程源码

       1. 选择不同版本的UDP通信

       FPGA实现UDP协议的难易程度取决于项目需求。常见的项目需求有：

       1. 使用Xilinx系列FPGA实现UDP通信，数据量大、速率快、微信投票源码搭建带宽高，需要Xilinx的三速网IP和AXIS流接口，功能齐全，但资源消耗大。

       2. 不使用三速网IP，速率较低，使用纯verilog代码实现中等UDP通信方案，不受IP限制，但资源消耗仍较多。

       3. 精简版UDP通信方案，纯verilog代码实现，资源消耗少，通用性好，synxis源码稳定性高。

       2. 精简版UDP通信实现方案

       方案包括RGMII-GMII模块、ARP模块和UDP模块。RGMII-GMII模块实现网络PHY数据与FPGA接口的数据转换，ARP模块实现ARP协议，UDP模块实现UDP协议。工程实现UDP自发自收，验证协议正确性。

       3. 工程介绍及资源占用率和性能表现

       工程1使用Kintex7开发板，mios源码B网络PHY，RJ网口输出，电脑上位机接收。工程2使用Artix7开发板，RTL网络PHY，RJ网口输出，电脑上位机接收。两个工程均使用PLL和fifo，UDP部分资源消耗小。abcbank 源码

       4. 上板调试验证

       工程1和工程2均已验证，开发板连接和上位机收发显示正常。

       5. 工程代码获取

       代码过大，无法通过邮箱发送，以某度网盘链接方式发送。

“芯”技术分享 | 智多晶PLL IP动态相位调整

       在FPGA设计中，动态相位调整（DPA）对于LVDS接口的接收至关重要，它能补偿时钟和数据通道的相位，确保高数据速率（如1 Gb/s）下的vyatya源码精确接收。数据线间的位偏移（Bit Skew）和字偏移（Word Skew）问题源于采样时钟与信号线的不匹配和传输延迟差异。通过PLL（锁相环）的相位调整功能，我们能够找到最佳的时钟相位，确保数据采样稳定，消除数据失真，从而提高链路的可靠性。

       智多晶的PLL IP模块具备动态相位调整功能，用户在IP Creator中启用后，可进行具体设置。通过控制PHASESEL和PHASEDIR信号，选择相位调整的输出端口和方向，以及使用PHASESTEP触发动态调整。例如，通过按键操作实现相位的正向或负向调整，比如在CLKOS通道上进行多次调整，如次、次等，以实现°的相位偏移。

       在测试阶段，通过对比CLKOP和CLKOS通道的输出，评估相位调整的效果。如需源码，可直接联系智多晶市场销售人员获取。请记住，西安智多晶微电子有限公司保留所有内容的版权，未经授权，禁止复制或传播。此外，本文档仅供参考，西安智多晶不对内容的准确性或完整性做出任何担保，也不承担任何法律责任。

fpga 外部IO口可以作为外部时钟的输入吗？

       猜测，你输出二分频的原因是这样

       always@（negedge clk_in)

        out = ~out;

       这样clk_in每个下降沿才是out翻转一回，当然是二分频了。我初学是也犯过这样的错误。

       还有，很重要一点，普通io作为时钟信号，一般需要做一个处理才可以作为时钟使用，否则受毛刺的影响太大，有条件的话用个高速时钟对这个信号作边沿检测类似处理。