1.fpgaԴ?源码???̳
2.Vivado使用误区与进阶系列（七）用Tcl定制Vivado设计实现流程
3.FPGA高端项目：FPGA基于GS2971+GS2972架构的SDI视频收发+HLS多路视频融合叠加，提供1套工程源码和技术支持
4.正点原子FPGA连载第三十二章双目摄像头HDMI显示实验-领航者 ZYNQ 之嵌入式开发指南
5.FPGA纯verilog代码实现图像对数变换，论坛提供工程源码和技术支持
6.xilinx MIPI csi2 Rx FPGA verilog源码与架构分析

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       FPGA高端项目：SDI 视频+音频编解码，提供工程源码和技术支持

       本文详述了一款使用Xilinx 7系列Kintex7--xc7ktffg-2型号FPGA实现的论坛3G-SDI视频+音频编解码方案，涵盖了编码、源码音频解码及视频解码过程，论坛易语言锁机支付解锁源码并提供了完整的源码工程源码及技术支持。该设计适用于需要处理SDI视频与音频的论坛项目，如医疗、源码军工领域或图像处理等高速接口相关应用。论坛

       设计分为三部分：3G-SDI视频编码、源码3G-SDI音频解码和3G-SDI视频解码，论坛整合为一个工程，源码包括视频发送和视频+音频接收功能。论坛在视频接收阶段，源码首先通过GVA芯片进行均衡EQ处理，随后使用Xilinx官方GTX原语进行串并转换，调用SMPTE SD/HD/3G-SDI IP核实现解码。音频解码则采用UHD-SDI Audio IP核，最后将音频数据转换为i2s格式并输出到扬声器。视频发送部分，使用静态彩条作为源数据，通过SMPTE SD/HD/3G-SDI IP核编码，并由GTX进行串化，GV芯片增强驱动，最终通过SDI转HDMI盒子显示。

       设计参考了Xilinx官方文档，确保了在不同输入状态下的线速率切换，确保了GTX的稳定运行。IP配置简洁明了，支持SD-SDI、HD-SDI和3G-SDI的编解码。音频解码后输出至i2s模块，再通过TLVAIC芯片播放SDI音频。视频发送通过静态彩条生成，经过编码、串化及驱动增强后，通过SDI接口输出至显示器。

       该设计在Vivado.2版本下实现，提供了一套完整的工程源码，供用户移植及开发使用。同时，作者还提供了相关的GT高速接口解决方案，包括基于A7系列FPGA的GTP方案、K7或ZYNQ系列FPGA的GTX方案、KU或V7系列FPGA的GTH方案及KU+系列FPGA的GTY方案。

       为了帮助用户更好地理解和应用该设计，作者在文章末尾提供了获取完整工程源码及技术支持的方式。请注意，由于代码文件较大，无法通过邮箱发送，而是采用百度网盘链接方式提供下载。请耐心阅读至文章结尾，按照指引获取资源。

       特别提醒：本工程及其源码仅供个人学习和研究使用，禁止用于商业用途。如在使用过程中遇到问题或有任何疑问，请随时联系博主或关注官方渠道，获取技术支持。本设计及源码包含了作者和网络资源的进球直播源码贡献，若有冒犯之处，请私信博主批评指正。

Vivado使用误区与进阶系列（七）用Tcl定制Vivado设计实现流程

       FPGA 设计流程概述

       FPGA 的设计流程主要从源代码到比特流文件的实现，类似 IC 设计流程，分为前端设计（源代码综合为门级网表）和后端设计（门级网表布局布线）。ISE 和 Vivado 设计流程对比显示，Vivado 统一约束格式和数据模型，支持 XDC 约束，每步输出包含网表、约束及布局布线信息的 DCP 文件，运行时间大幅缩短。

       Vivado 设计实现流程

       Vivado 支持工程模式和非工程模式，工程模式便于管理设计流程，非工程模式提供类似 ASIC 的流程自由度。工程模式创建文件，自动生成相关目录存储数据、输出文件和源文件。非工程模式需用户管理文件和流程，使用 Tcl 脚本实现输入输出。

       非工程模式使用 Tcl 脚本进行设计实现，但同样可以在 Vivado IDE 中打开 .dcp 文件进行交互式操作。工程模式下使用简洁的 Tcl 脚本，而非工程模式需执行多条命令。正确使用模式，可实现设计流程的全定制。

       利用 Tcl 进行设计定制

       Vivado IDE 提供多种利用 Tcl 的方式，如 Tcl Console、钩子脚本（tcl.pre 和 tcl.post）和定制化命令，用于执行特定操作、扩展功能或优化设计流程。

       物理优化和闭环设计流程

       利用 Tcl 对物理优化（phys_opt_design）进行多次执行，以优化时序。闭环设计流程通过 place_design -post_place_opt 实现，基于前一次布线后的连线延迟信息进行针对性优化。

       增量设计流程

       在设计后期使用增量布局布线功能，利用已有布局布线数据缩短运行时间，减少对未变部分的破坏，保持时序稳定性。需确保参考的 .dcp 文件为完全时序收敛设计。

       使用 Tcl 自定义 Vivado 设计实现流程，通过不同工具和方法实现流程优化、扩展和定制，满足设计需求，提升设计效率。

FPGA高端项目：FPGA基于GS+GS架构的SDI视频收发+HLS多路视频融合叠加，提供1套工程源码和技术支持

       FPGA高端项目：FPGA基于GS+GS架构的SDI视频收发+HLS多路视频融合叠加，提供1套工程源码和技术支持

       前言

       在FPGA的SDI视频编解码领域，有两种主要方案：一是采用专用编解码芯片（如GS接收器与GS发送器），其优点是简化设计，易于实现，但成本相对较高；二是利用FPGA的逻辑资源自定义SDI编解码，通过Xilinx系列FPGA的GTP/GTX资源进行串行/并行转换，并利用SMPTE SDI资源完成SDI编码与解码，此方案的优势在于高效利用FPGA资源，但对开发者的技术要求更高。在这里，我们提供了一套针对Xilinx Zynq FPGA的解决方案，包括硬件开发板、工程源码与技术支持。周瑜 spring源码

       设计概述

       本设计基于Xilinx Zynq FPGA，采用GS作为SDI视频接收器，将同轴串行SDI视频解码为BT格式，并转换为HDMI输出。输入源为HD-SDI相机，支持SD-SDI、HD-SDI、3G-SDI等多种格式。解码后的视频经BT转RGB模块转换为RGB格式，随后通过HLS多路视频融合叠加技术，叠加第二路视频，并进行缩放、透明度配置等操作，最终输出为3G-SDI视频格式。

       实现流程

       1. 视频解码：使用GS接收HD-SDI信号，并解码为BT格式视频。

       2. 视频转换：将BT格式视频转换为RGB格式，以便后续处理。

       3. 多路视频融合叠加：通过HLS技术，将第二路视频进行缩放、透明度配置后与第一路视频融合叠加。

       4. 编码输出：使用GS编码器将处理后的RGB视频转换为SDI信号输出，通过SDI转HDMI盒子展示在显示器上。

       工程源码与技术支持

       本项目提供完整工程源码与技术支持，包括硬件设计、软件开发、上板调试等全过程。源码涵盖硬件配置、视频处理算法、图像缓存、多路视频融合叠加、编码输出等关键环节。此外，还提供详细的工程设计文档，以便用户快速理解并移植至自定义项目中。

       注意事项与移植指南

       项目移植时需注意FPGA型号、开发环境版本及硬件配置差异。对于不同的FPGA型号，可能需要调整相应的硬件配置和IP锁。此外，当开发环境版本不一致时，需确保与工程源码版本兼容，可通过升级开发环境或调整工程配置解决。对于纯FPGA项目移植至Zynq系列FPGA，需添加Zynq软核。

       总结

       本项目旨在提供一套完整的FPGA SDI视频处理解决方案，涵盖硬件设计、软件实现、工程源码与技术支持，适用于毕业设计、项目开发，以及医疗、军工等领域的图像处理应用。通过提供详细的工程源码和指导文档，帮助用户快速掌握SDI视频收发与多路视频融合叠加技术。

正点原子FPGA连载第三十二章双目摄像头HDMI显示实验-领航者 ZYNQ 之嵌入式开发指南

       在进行双目OV摄像头HDMI显示实验时，我们将使用正点原子领航者ZYNQ开发板，完成对双目摄像头采集的两路图像的实时显示并通过HDMI显示器输出。实验包括以下几个部分：

       首先，主推cms源码我们需要一个实验平台，这里选择的是正点原子领航者ZYNQ开发板。购买地址是item.taobao.com/item.ht...

       实验源码、手册、视频下载地址是openedv.com/docs/boards...

       对正点原子FPGA感兴趣的同学可以加入讨论群。

       关注正点原子公众号以获取最新资料。

       接下来是实验的具体内容：使用领航者Zynq开发板实现双目OV摄像头的图像采集并通过HDMI显示器实时显示。实验分为以下几个步骤：

       .1 简介：

       Xilinx提供的OSD（On Screen Display）IP核专门用于视频混合显示和简单文本叠加，详情请参考“双目OV摄像头LCD显示实验”。

       .2 实验任务：

       通过调用OSD IP核，在领航者Zynq开发板上实现双目OV摄像头HDMI显示器的实时显示，并在HDMI显示器上叠加字符。

       .3 硬件设计：

       领航者Zynq开发板有一个扩展接口用于连接双目OV摄像头，注意连接时摄像头镜头方向朝外。扩展口与部分外设共用引脚，连接摄像头后，相关外设将不可用。

       .4 软件设计：

       软件工程与“双目OV摄像头LCD显示实验”类似，但删除了与LCD相关的部分，摄像头输出分辨率固定为*。

       .5 下载验证：

       连接开发板、电源和HDMI显示器，并使用Mini USB连接线连接USB UART接口进行串口通信。下载生成的BIT文件和软件程序。验证显示效果，查看串口终端打印的信息，确认硬件连接状态和OSD配置状态。

       实验结束后，HDMI显示器将实时显示双目摄像头的视频图像，并在每一路摄像头的上方叠加字符串，分别为“OV 1”和“OV 2”。这标志着实验成功完成，实现了双目摄像头的HDMI显示功能。

FPGA纯verilog代码实现图像对数变换，提供工程源码和技术支持

       图像对数变换旨在优化图像的对比度，尤其提升暗部细节。变换公式为g = c*log(1 + f)，其中c为常数，f代表像素值，范围为0-。对数曲线在低像素值区域斜率较大，高像素值区域斜率较低，因此变换能增强图像暗部对比度，改善细节。

       使用MATLAB生成log系数，转换为.coe文件，再通过Verilog代码固化为查找表，形成log系数表。

       借助FPGA实现图像对数变换，只需将图像像素与查找表一一对应输出。顶层Verilog代码负责实现这一流程。

       使用Vivado与MATLAB联合仿真，展示变换效果。仿真结果表明，变换后的图像对比度提升，暗部细节明显增强。

       Vivado工程设计包括HDMI输入/输出、图像数据采集、缓存管理等关键组件。iapp源码庄园HDMI输入/输出由Silicon Image公司的SIL和SIL完成，数据通过FDMA传输，然后存入DDR3做缓存。

       顶层代码负责整个流程控制，确保图像处理流程正确执行。

       进行上板调试验证，并进行演示。工程代码通过链接形式提供下载，确保用户能获取所需资源。

xilinx MIPI csi2 Rx FPGA verilog源码与架构分析

       xilinx MIPI csi2 Rx subsystem verilog源码涉及FPGA MIPI开发设计，其根据MIPI CSI-2标准v2.0实现，从MIPI CSI-2相机传感器捕获图像，输出AXI4-Stream视频数据，支持快速选择顶层参数与自动化大部分底层参数化。底层架构基于MIPI D-PHY标准v2.0，AXI4-Stream视频接口允许与其他子系统无缝连接。

       xilinx MIPI csi2 Rx子系统特点包括：

       1. **高效图像捕获**：快速从MIPI CSI-2相机传感器获取图像数据。

       2. **AXI4-Stream输出**：输出的视频数据通过AXI4-Stream接口，适合与其他基于该接口的子系统对接。

       3. **参数配置自动化**：允许快速选择顶层参数，简化底层配置工作。

       4. **模块化设计**：便于与其他FPGA设计集成，提高系统灵活性。

       架构分析涵盖：

       - **rx_ctl_line_buffer**：用于处理数据流，缓冲并控制数据传输。

       - **rx_phy_deskew**：去偏斜处理，确保数据传输的准确性。

       - **IP核参数配置**：提供定制参数设置，以满足不同应用需求。

       此源码为开发人员提供了一个实现MIPI csi2 Rx功能的强大基础，通过详细的代码解析，可以深入理解其工作原理与优化空间。在社区中，开发者可以共享代码、讨论技术细节，促进MIPI csi2 Rx技术的交流与应用。

       参考资料与资源：

       - <a href="wwp.lanzoue.com/iTnrE1y...：mipi_csi2_ctrl verilog源码

       - <a href="wwp.lanzoue.com/iyxll1y...：mipi dphy verilog源码

       欢迎加入社区，共同探讨与解决开发过程中的问题，促进MIPI csi2 Rx技术的应用与发展。

FPGA高端项目：国产高云系列FPGA纯verilog图像缩放工程解决方案 提供3套工程源码和技术支持

       国产高云FPGA技术的巅峰之作，为您呈现纯Verilog图像缩放的高端解决方案。此方案包括3套精心设计的工程源码，分别是工程、和，分别对应于不缩放、缩小和放大操作，旨在无缝融入您的项目和设计流程。

工程: 简洁明了，专为展示模块用法打造，让您快速上手高云FPGA的图像处理技术，无需缩放，直接展示了OV摄像头的原始视频输入。

工程: 专门设计用于项目移植，通过缩小操作，将x的输入视频缩至适合的分辨率，帮助您高效地将FPGA应用于实际场景。

工程: 提供的是放大功能，适用于需要扩展图像细节的场合，无论是医疗图像处理还是军事监控，都能提供强大的支持。

       图像输入经FPGA处理，通过配置OV摄像头，跨时钟域技术确保数据同步，缩放后直接存入DDR3缓存，最后通过DVI TX IP转为高清的HDMI输出，无论是x还是其他分辨率，都确保了图像质量。

       我们的方案已升级至第二版，不仅重构了图像缩放模块，提高了代码的性能和易用性，还增添了异步FIFO选项，降低了学习和应用难度。在代码量上，相比原始版本，节省了%的资源，更易于理解和优化。

学习与支持: 针对初学者和在职工程师，我们提供了全面的教程和设计文档，涵盖从基础verilog学习到项目实战的全程。无论您是医疗、军工领域的专业人士，还是渴望提升技术技能的求职者，这套方案都能助您一臂之力。

       我们的支持服务包括：安装指导，问题咨询，每周腾讯会议跟踪学习进度，代码验证，确保在FPGA板上实现预期效果。我们强调代码理解和复现的重要性，因为这不仅是技术学习的关键，也是后期修改和优化的基础。

       特别提示，部分代码基于公开资源，仅供学习和研究，使用过程中请遵守相关版权和责任条款。此外，我们鼓励您探索国产高云FPGA的更多可能性，这里有丰富的教程和相关专栏，供您深入学习和实践。

实例应用广泛: 无论是Xilinx Kintex7、Artix7还是Zynq等FPGA平台，这套方案都能顺利移植。我们还提供详细移植博客，让您在实际应用中得心应手。

       通过GW2A-LVPGC7/I6 FPGA，我们实现了图像缩放功能，支持OV摄像头或自定义动态彩条。现在，只需轻松获取工程源码，开启您的FPGA图像处理之旅吧！

FPGA高端项目：纯verilog的 G-UDP 高速协议栈，提供工程源码和技术支持

       FPGA高端项目：纯verilog的 G-UDP 高速协议栈，提供工程源码和技术支持

       前言：在现有的FPGA实现UDP方案中，我们面临以下几种常见挑战和局限性。首先，有一些方案使用verilog编写UDP收发器，但在其中使用了FIFO或RAM等IP，这种设计在实际项目中难以接受，因为它们缺乏基本的问题排查机制，例如ping功能。其次，有些方案具备ping功能，但代码不开源，用户无法获取源码，限制了问题调试和优化的可能性。第三，一些方案使用了Xilinx的Tri Mode Ethernet MAC三速网IP，尽管功能强大，但同样面临源码缺失的问题。第四，使用FPGA的GTX资源通过SFP光口实现UDP通信，这种方案便捷且无需额外网络变压器。最后，真正意义上的纯verilog实现的UDP协议栈，即全部代码均使用verilog编写，不依赖任何IP，这种方案在市面上较少见，且难以获取。

       本设计采用纯verilog实现的G-UDP高速协议栈，专注于提供G-UDP回环通信测试。它旨在为用户提供一个高度可移植、功能丰富的G-UDP协议栈架构，支持用户根据需求创建自己的项目。该协议栈基于主流FPGA器件，提供了一系列工程源码，适用于Xilinx系列FPGA，使用Vivado作为开发工具。核心资源为GTY，同时支持SFP和QSFP光口。

       经过多次测试，该协议栈稳定可靠，适用于教育、研究和工业应用领域，包括医疗和军用数字通信。用户可以轻松获取完整的工程源码和技术支持。本设计在遵守相关版权和使用条款的前提下，提供给个人学习和研究使用，禁止用于商业用途。

       1G和G UDP协议栈版本介绍：本设计还提供了1G和G速率的UDP协议栈，包括数据回环、视频传输、AD采集传输等应用。通过阅读相关博客，用户可以找到这些版本的工程源码和应用案例。

       性能特点：本协议栈具有以下特性：

       - 全部使用verilog编写，无任何IP核依赖。

       - 高度可移植性，适用于不同FPGA型号。

       - 强大的适应性，已成功测试在多种PHY上。

       - 时序收敛良好。

       - 包括动态ARP功能。

       - 不具备ping功能。

       - 用户接口数据位宽高达位。

       - 最高支持G速率。

       详细设计方案：设计基于FPGA板载的TI DPISRGZ网络芯片和QSFP光口，采用GTY+QSFP光口构建G-UDP高速协议栈，同时利用1G/2.5G Ethernet PHY和SGMII接口实现1G-UDP协议栈。设计包含两个UDP数据通路，分别支持G和1G速率，使用同一高速协议栈。代码中包含axis_adapter.v模块用于8位到位数据宽度的转换，以及axis_switch.v模块用于数据路径切换的仲裁。

       网络调试助手：本设计提供了一个简单的回环测试工具，支持常用Windows软件，用于测试UDP数据收发。

       高速接口资源使用：设计中涉及到G-UDP和1G-UDP数据通路的实现，包括GTY和1G/2.5G Ethernet PHY资源的调用，分别应用于不同速率的UDP通信。

       详细实现方案：设计包含G-PHY层、G-MAC层、1G-MAC层、AXI4-Stream总线仲裁、AXI4-Stream FIFO、G-UDP高速协议栈等关键组件。每个模块都采用verilog实现，确保高性能和可移植性。

       网络数据处理：设计中的G-PHY层处理GTY输出的数据，进行解码、对齐、校验等操作。1G-MAC层则将GMII数据转换为AXI4-Stream数据。协议栈包含动态ARP层、IP层、UDP层，实现标准UDP协议功能。

       工程源码获取：对于感兴趣的开发者，可以获取完整的工程源码和技术支持。工程源码以某度网盘链接方式提供，确保用户能够轻松下载并进行移植和调试。

       总结：本设计提供了一个强大、灵活的G-UDP高速协议栈解决方案，支持多种FPGA平台和PHY接口，适用于各种网络通信需求。通过提供的工程源码和技术支持，用户可以轻松地在自己的项目中集成和使用这些功能。

FPGA高端项目：6G-SDI 视频编解码，提供工程源码和技术支持

       FPGA高端项目：6G-SDI 视频编解码，提供工程源码和技术支持

       前言：Xilinx系列FPGA实现SDI视频编解码的方案主要有两种：一是使用专用编解码芯片，如GS和GS，优点是简单，但成本较高；二是使用FPGA实现，通过合理利用FPGA资源实现解串，操作难度稍大，对FPGA水平要求较高。UltraScale GTH适用于Xilinx UltraScale系列FPGA，支持更高线速率、更多协议类型、更低功耗和更高带宽。Xilinx还提供了SDI视频编解码的专用IP，如SMPTE UHD-SDI，支持多种视频格式编解码。

       设计详情：本文采用Xilinx 7系列Kintex7型号的FPGA实现6G-SDI 视频编解码。设计包括编码和解码两部分，即视频发送和接收。6G-SDI 视频接收过程：使用标准6G-SDI摄像头，通过GVA芯片均衡EQ，然后使用GTX原语解串，将高速串行SDI视频解为并行数据。接着，调用Xilinx的SMPTE UHD-SDI IP核进行视频解码。视频发送过程：使用静态彩条作为源，调用SMPTE UHD-SDI IP核进行编码，然后使用GTX原语串化视频数据。

       系统框图：参考了Xilinx官方设计文档，框图包含GVA均衡EQ、GTX时钟配置与控制、SMPTE UHD-SDI IP核等关键组件。

       GTX 与 SMD UHD-SDI IP：调用GTX原语进行SDI视频解串与串化，使用SMPTE UHD-SDI IP核实现SDI视频编解码。

       输出展示：接收端接收6G-SDI视频后，通过ILA观察数据正确性；发送端输出静态彩条视频。

       Vivado工程详解：开发板为Xilinx 7系列Kintex7，使用Vivado.2，输入为6G-SDI摄像头，输出为静态彩条视频。工程代码架构与资源功耗预估。

       工程移植说明：不同vivado版本需调整工程保存或升级vivado版本。FPGA型号不一致时需更改型号并升级IP。

       上板调试：需要FPGA开发板、6G-SDI相机、BNC转SMA线、SDI转HDMI盒子和HDMI显示器。提供完整工程源码和技术支持。

       福利：工程代码以某度网盘链接方式发送。

优秀的 Verilog/FPGA开源项目介绍（十）- H.和H.

       H.是ITU-TVCEG在H.之后推出的新视频编码标准，它在保留H.某些技术的基础上，对相关技术进行了改进。H.采用了先进技术，以优化码流、编码质量、延时和算法复杂度之间的关系，旨在提高压缩效率、鲁棒性和错误恢复能力，减少实时延时和信道获取时间，降低复杂度。

       H.，即MPEG-4第十部分，是由ITU-T视频编码专家组（VCEG）和ISO/IEC动态图像专家组（MPEG）联合组成的联合视频组（JVT）提出的高度压缩数字视频编解码器标准。H.的最大优势是其高数据压缩比率，在同等图像质量的条件下，其压缩比是MPEG-2的2倍以上，是MPEG-4的1.5～2倍。

       H.旨在在有限带宽下传输更高质量的网络视频，仅需原先的一半带宽即可播放相同质量的视频。这意味着，我们的智能手机、平板机等移动设备将能够直接在线播放p的全高清视频。H.标准也同时支持4K（×）和8K（×）超高清视频。

       H.与H.的不同之处在于，H.在H.的基础上进行了改进，包括帧内预测、帧间预测、转换、量化、去区块滤波器和熵编码等模块。H.的编码架构大致上与H.相似，但整体被分为三个基本单位：编码单位（CU）、预测单位（PU）和转换单位（TU）。

       复旦大学H./H.开源IP，包括H. Video Encoder IP Core，是由复旦大学专用集成电路与系统国家重点实验室（State Key Lab of ASIC & System，Fudan University）视频图像处理实验室（VIP Lab）范益波教授研究团队开发完成，并开放源代码。

       开源地址：openasic.org

       关于上板验证，网站上有相关的验证板卡代码，如下：

       github上的开源H.，开源地址：github.com/tishi/h...

       用verilog和system verilog编写，在FPGA板上用Xilinx ZYNQ验证，运行最高MHZ。

       内容：文件夹“src”包含所有解码源文件。文件夹“tb”包含测试台文件，ext_ram_.v使用axi3接口模拟ddr。文件夹“pli_fputc”是verilog pli，用于在运行模拟时将输出bin写入文件。

       使用方法：模拟：将所有测试平台和源代码文件添加到您的模拟项目源中，例如modelsim。将测试文件in.放到您的模拟项目文件夹中。然后运行，例如，对于modelsim，运行“vsim -pli pli_fputc.dll bitstream_tb”。输出是out.yuv和一些日志文件。

       在FPGA板上运行：将“src”文件夹中的源文件添加到您的FPGA项目中。顶部文件是decode_stream.sv。两个接口，stream_mem_xxx用于将H比特流馈送到解码器。

       github上的开源H.，开源地址：github.com/aiminickwong...

       无介绍

       说明：第一个项目由复旦大学专用集成电路与系统国家重点实验室（State Key Lab of ASIC & System，Fudan University）视频图像处理实验室（VIP Lab）推出，不论项目完成度还是文档说明，都非常详细，同时上面给的是该项目的论坛，论坛上有相关工作人员维护，活跃度很高，适合去学习使用。

       后面两个项目，碎碎并没验证过，但是感觉不怎么靠谱，README完整度不高，有兴趣的可以去看看。

       最后，还是感谢各个大佬开源的项目，让我们受益匪浅。后面有什么感兴趣方面的项目，大家可以在后台留言或者加微信留言，今天就到这，我是爆肝的碎碎思，期待下期文章与你相见。

       优秀的 Verilog/FPGA开源项目介绍（九）- DP（增改版）

       优秀的 Verilog/FPGA开源项目介绍（八）- HDMI

       优秀的 Verilog/FPGA开源项目介绍（七）- CAN通信

       介绍一些新手入门FPGA的优秀网站（新增2）

       优秀的 Verilog/FPGA开源项目介绍（六）- MIPI

       优秀的 Verilog/FPGA开源项目介绍（五）- USB通信

       优秀的 Verilog/FPGA开源项目介绍（四）- Ethernet

       优秀的 Verilog/FPGA开源项目介绍（三）- 大厂的项目

       优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V

       优秀的 Verilog/FPGA开源项目介绍（一）-PCIe通信